나노전자 나노 시모스
페이지 정보
- 용어
- 나노 시모스
- 요약
- 나노스케일로 구현한 상보적인 N형, P형 MOSFET 쌍인 CMOS 소자
- 참고문헌
- - J. D. Meindl et al, Science 14 Sept. 2001, 293, 2044-2049 "Limits on Silicon Nanoelectronics for Terascale Integration"
- Nanoelectronics and Information Technology, Ed. by Rainer Waser, Wiley-VCH, Chap.13 Silicon MOSFETs. (2003)
- http://palc.postech - 분류
- 나노전자 > 나노소자
본문
N형, P형 짝으로 구성되는 CMOS형 소자를 나노스케일로 구현한 소자로 45nm, 32nm 정도의 나노스케일 사이즈로 구현된 디지털 기본 구성소자이다. HfO2, Al2O3과 같은 고유전율 유전체의 게이트 절연체 선택과 형성기술, 금속게이트 형성기술 및 이중/다중 게이트 형성을 통한 단채널 효과 감소기술 등이 nano CMOS 구현을 위해 연구되고 있다. 소자의 크기가 1/α로 줄어듬에 따라 전력소모가 커지고 누설전류가 증가하는 단채널 효과를 최소화하기 위해 더블/멀티게이트/FinFET 구조와 같은 새로운 구조의 FET가 나노CMOS 구현에 채택되고 있다.
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