나노기술 및 정책 정보

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● 대만 반도체기업 TSMC가 2025년까지 3나노보다 전성비(전력 대비 성능)가 30% 향상된 2나노 공정을 상용화할 예정

● TSMC는 미국 실리콘밸리에서 열린 기술 심포지엄에서 2025년 양산을 목표로 개발하고 있는 2나노 공정기술의 특징에 관해 설명하였으며, 2나노 칩 생산 일정을 구체적으로 확정한 것은 이번이 처음

● TSMC는 나노시트를 바탕으로 한 트랜지스터 생산 신기술인 ‘게이트올어라운드(GAAFET)’ 방식을 2나노 공정에 처음 적용해 반도체 작동 속도와 전력 효율성을 극대화할 예정

● 게이트올어라운드는 트랜지스터의 채널과 게이트가 4면에서 맞닿게 하는 기술로 채널과 게이트 접촉면이 3면에 그치는 기존 ‘핀펫(FinFET)’ 방식보다 반도체가 동작하는 전압을 낮추고 성능을 개선하는 것이 가능

● 새로운 트랜지스터 생산 방식을 적용한 2나노 공정은 3나노(N3E) 대비 속도는 10~15% 빨라지고 전성비는 25~30% 개선될 것으로 기대