나노기술 및 정책 정보

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중국과학원 마이크로 전자 연구소 쭈후이룽(朱慧瓏, 주혜롱) 연구원 연구팀은 원자 층 선택성 에칭(etching), 문턱 값 전압 조절, 채널 게르마늄 구성 성분, 규소화물 공법, 신뢰성과 열 예산 등 중요한 공법에 대해 지속적인 연구개발과 최적화를 실행하여 메인스트림 CMOS 공법을 호환할 수 있는 디바이스 집적 기술과 우수한 전기학 성능을 취득하여 포화 전류를 3-7 수준 향상시킴.

2 나노 및 이하 CMOS와 고 밀도 DRAM 등 로직 및 저장 칩 제조 기술 분야에서 잠재력을 보유하고 있는 기초 디바이스로 평가를 받고 있는 수직 나노 링 게이트 디바이스(Vertical nano ring gate device)(VGAA)는 수직 방향 면에서 더욱 많은 집적 자유도를 보유하고 있기 때문에 게이트 전극과 소스 노출 디자인 공간을 증가키고 디바이스가 차지하는 면적을 감소시킬 수 있는 동시에 다중 층 디바이스 간의 수직 스태킹(stacking)을 더욱 쉽게 실현할 수 있으며, 완전히 새로운 배선 방식을 통해 집적 밀도를 증가시킬 수 있는 것으로 나타났음.

본 연구 성과는 ‘IEEE Electron Device Letters’(Vertical Sandwich GAA FETs With Self-Aligned High-k Metal Gate Made by Quasi Atomic Layer Etching Process)지에 게재됨.