나노기술 및 정책 정보

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  산업기술총합연구소(AIST) 나노전자디바이스연구센터 극한구조트랜지스터연구팀 오타 히로유키(太田裕之) 연구팀장, 미기타 신지(右田眞司) 주임연구원은 0.5 nm 초박막의 고유전율 게이트 절연막을 제작하는 새로운 기술을 개발했다.
  본 기술은 현행 반도체 디바이스 제조 프로세스를 개량한 것이다. 고유전율 재료의 결정화 과정에 주목하여 결정 성장을 정밀하게 제어하는 열처리 프로세스를 도입한 결과, 실리콘 기판과의 계면에 저유전율층이 생성되지 않는 고유전율 결정막 합성기술을 개발했다. 이 기술로 합성된 고유전율 결정막을 MOS 트랜지스터 게이트 절연막으로 이용하면 실리콘 산화막(SiO2) 환산막 두께로 0.5 nm까지 박막화할 수 있고, 누설 전류량이 10^6배나 작아지는 것을 확인했다.

 MOS 트랜지스터 게이트 절연막의 누설 전류는 집적회로 소비전력의 큰 부분을 차지하고 있는데, 이번 연구에서 개발한 고유전율 게이트 절연막은 보다 저소비 전력의 집적회로를 제조하는데 공헌할 것으로 기대된다.

  본 연구 개발은 신에너지·산업기술총합개발기구(NEDO)의「차세대반도체재료 · 프로세스기반(MIRAI) 프로젝트」의 위탁을 받아 실시된 것으로, 기술의 상세 내용은 2010년 12월 6 8일 샌프란시스코에 서 개최된 「 International Electron Devices Meeting」에서 발표되었다.
  본 기술은 고유전체 재료의 결정막 합성 방법을 새롭게 고안하여 개발한 것이다. 지금까지 결정막으로 고유전율 게이트 절연막을 만드는 시도는 세계적으로 기업 및 연구 기관에서 행하여져 왔다. 실제로, 연구용의 특수한 성막법을 이용하여 우수한 결정막을 얻은 성과도 있었다. 그러나 생산용의 제조 프로세스 장치에서 고유전체 재료의 결정막을 합성하면, 저유전율층의 생성에 의한 막두께 증가 및 누설 전류의 증대가 발생하기 때문에, 실용 수준의 성능을 갖는 절연막의 제작은 대단히 어려운 것이었다. 여기서, 연구진은 생산용의 장치를 이용하여 결정화 과정을 개량함으로써 기존에 해결되지 않았던 문제를 극복하려 했다.
  그림 1의 왼쪽은 본 연구에서 실현한, 실리콘 기판 위에 합성한 고유전체 재료인 하프늄산화물(HfO2) 결정막의 고분해능 전자현미경 사진이다. 기판의 실리콘 결정의 원자배열에 대해 하프늄 산화물 결정의 원자배열이 상응하여 성장하고 있다. 그림 1의 오른쪽은 실리콘 기판위에 합성한 HfO2 결정막에 게이트전극을 형성해서 측정한 실리콘 산화막 환산 막두께와 누설전류값의관계다. 본 기술에 의해, 실리콘 산화막의 경우와 비교하여 10^6배나 되는 누설 전류의 저감을 실현했다. 0.5 nm 박막에서 1 A/㎠의 누설 전류를 달성하고 있다. 본 기술이 실용화되면 향후 게이트 절연막 개발에 크게 공헌할 것으로 생각된다.
  개발한 프로세스의 모델을 그림 2에 나타냈다. 먼저, 실리콘 기판위에 원자층 성장법으로 비정질의 HfO2 막을 퇴적한다. 이어서 고온열처리로 비정질막을 결정화시키는 처리를 하는데, 이 때, 실리콘 기판으로부터의 열전도를 이용하여 기판 계면에서의 결정화가 시작되도록 한다. 이로써 계면에 저유전율층이 생성되는 것을 억제할 수 있다. 또, 결정 성장의 방향이 일정해짐으로써, 틈이 없는 치밀한 결정막을 얻을 수 있어 누설전류의 증대도 억제할 수 있게 된다.
  본 기술은 현행 반도체 디바이스의 제조 현장과 같은 재료 및 제조장치를 이용하여 실현한 것으로 실용화에 대한 문제는 적을 것으로 여겨진다. 향후, 연구진은 제작한 구조의 프로세스 내성, 전기 특성의 편차와 신뢰성을 체계적으로 시험하여 장래의 저소비 전력 디바이스의 개발에 공헌할 예정이다.