나노기술 및 정책 정보

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● 대만 TSMC는 최근 미국 샌프란시스코에서 열린 ‘IEDM 2030’ 컨퍼런스에서 2030년 내 단일 칩 패키지에 1조 개의 트랜지스터를 넣겠다는 야심찬 계획과 더불어 미세공정 로드맵을 공개

● TSMC는 내년에 3나노 공정을 안정화하고 2025년에는 2나노, 2027년부터 2030년 사이에 1나노 공정을 내놓겠다는 계획인 가운데, 1나노 칩에 기본적으로 2,000억 개의 트랜지스터를 집적시킬 수 있고 여기에 3D 패키징을 사용해 여러 칩을 3D 패키징 방식으로 붙이면 하나의 칩 패키지에 1조 개의 트랜지스터를 넣는 것이 가능하다는 입장

● 칩 패키지 하나에 1조 개의 트랜지스터는 현재 기술 수준에서 10배가량 집적도를 높인 것으로, 6년 내 반도체 칩의 집적도를 10배 수준으로 높이겠다는 TSMC의 목표는 지난 7월 업계 최초로 유리기판 패키징 기술을 도입해 이르면 2025부터 상용화하겠다는 인텔의 로드맵과 비슷

● 인텔에 이어 TSMC 역시 야심찬 로드맵을 선보이며 연구개발 투자와 생산능력 확보에 선제적 투자를 감행함에 따라, 올해 메모리 반도체 사업의 대규모 적자로 재무상황이 악화된 삼성전자의 설비투자 부담은 더욱 커질 전망